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TSMC et Cadence fournissent un flot de conception de référence répondant aux exigences des conceptions « custom » et signaux mixtes pour nœuds avancés en 7 nm.

Le flot de caractérisation de bibliothèques 7 nm de Cadence autorise la validation haute précision des variations de fabrication pour les applications ultra-basse tension.

Cadence a livré des exemplaires de son sérialiseur/désérialiseur 7 nm ultra-rapide et de son IP DDR à faible temps de latence à ses premiers clients.

Cadence Design Systems, Inc. (NASDAQ : CDNS), leader mondial de l’innovation en conception électronique, annonce plusieurs livraisons importantes résultant de sa collaboration menée avec TSMC pour les circuits FinFET en géométrie avancée de 7 nm, destinés aux plateformes mobiles et de calcul haute performance (High-Performance Computing — HPC). Dans le cadre de cette collaboration, les outils de conception numérique, de validation et de conception custom/analogique de Cadence® ont été certifiés pour le dernier manuel de règles de dessins (Design Rule Manual — DRM) et les modèles SPICE les plus récents en vue de leur utilisation avec la technologie de fabrication de TSMC en géométrie de 7 nm.

Par ailleurs, un nouveau kit de conception (Process Design Kit — PDK) qui permet aux utilisateurs d’atteindre des valeurs optimales de puissance, de performances et de surface (PPA) est à présent disponible. Cadence a également apporté des améliorations au flot de référence de conception « custom » et au flot de caractérisation de bibliothèques en 7 nm. Ces améliorations ont permis à Cadence d’accélérer la livraison à ses principaux clients des premiers sérialiseurs-désérialiseurs (SerDes) ultra-rapides et des blocs IP DDR (Double Data Rate) à faible temps de latence. Des circuits de test sont attendus au quatrième trimestre 2016. Ces produits sont les premiers d’un portefeuille complet de solutions optimisées pour les applications en géométrie de 7 nm réalisé par Cadence.

http://www.cadence.com/