Electronique Mag - Le journal de l'électronique.
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Cadence Design Systems, Inc. (NASDAQ : CDNS) annonce sous la référence Cadence® Conformal® Smart Logic Equivalence Checker (LEC) un nouveau logiciel de vérification d’équivalence logique, qui améliore de façon significative la vitesse d’exécution des contrôles d’équivalence avec une intervention minimale des utilisateurs. En moyenne, le logiciel Smart Conformal LEC divise par 4 le temps d’exécution par rapport aux outils de vérification de précédente génération tout en utilisant les mêmes ressources de calcul.
En raison de l’accroissement des fonctionnalités, la taille des circuits intégrés s’accroît rapidement. Par ailleurs, grâce aux dernières avancées en matière de synthèse logique dans les nœuds technologiques avancés, les concepteurs utilisent des techniques d’optimisation agressives pour atteindre leurs objectifs de puissance, performance et surface (PPA). La taille et la complexité accrues des circuits mettent à l’épreuve les méthodes de vérification d’équivalence logique, et peuvent se traduire par des longs temps de calcul, avec à la clé des résultats parfois non concluants (abort). Cette vérification est une étape critique dans le flot de validation finale avant fabrication, et l’outil Conformal Smart LEC permet de répondre à cette problématique. Les deux principaux composants technologiques de ce nouvel outil sont les suivants :
Une architecture massivement parallèle qui partitionne les circuits et distribue automatiquement des stratégies de vérification formelles sur plusieurs machines et plusieurs cœurs (CPU) ; cette architecture peut sans heurt prendre en charge des centaines de CPU et ainsi améliorer le temps d’exécution. Ce processus est totalement transparent pour l’utilisateur et ne nécessite aucune configuration manuelle.
La technologie de vérification adaptative identifie la solution la plus rapide pour obtenir une preuve concluante moyennant un effort minimal de la part de l’utilisateur. Elle analyse chaque partition et détermine l’algorithme formel optimal à utiliser pour minimaliser le temps d’exécution et éviter l’abandon des vérifications (abort), notamment sur les circuits comportant des blocs de calculs complexes.
