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L’IP SerDes multidébits architecturée autour d’un cœur de DSP est optimisée en matière de consommation, preformance et surface pour les systèmes sur puce utilisés dans les applications 5G, d’intelligence artificielle et d’apprentissage automatique de nouvelle génération.

Cadence Design Systems, annonce ce jour la disponibilité d’une IP SerDes 56G longue portée en technologies N7 et N6 de TSMC. L’informatique à grande échelle (hyperscale) demeure le principal moteur d’utilisation des sérialiseurs/désérialiseurs (SerDes) à très haut débit. À ce titre, la connectivité 112G/56G joue un rôle déterminant dans des applications telles que les datacentres en cloud et les réseaux optiques. La connectivité 56G est tout particulièrement importante pour le déploiement de l’infrastructure 5G, que ce soit dans les systèmes en bande de base ou les têtes radio déportées (RRH).

Pour aborder ce vaste marché, Cadence a élargi son portefeuille de sérialiseurs/désérialiseurs PAM4 avec des blocs IP SerDes 56G longue portée réalisés dans les technologies N7 et N6 de TSMC, avec à la clé des valeurs PPA (consommation, performance et surface) optimisées.

http://www.cadence.com/