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Cadence annonce une solution complète de vérification des mémoires DRAM

Publication: 24 janvier

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Cette nouvelle solution accélère la vérification de l’IP jusqu’au niveau SoC des contrôleurs mémoire, des blocs PHY et des dispositifs complexes utilisant les protocoles mémoire LPDDR5x, DDR5, HMB3 et GDDR6...
 

Cadence Design Systems annonce ce jour une nouvelle solution de vérification des mémoires DRAM grâce à laquelle les concepteurs peuvent tester et optimiser leurs systèmes sur puce (SoC) pour datacentres et autres applications grand public, de communications mobiles et d’électronique automobile. Grâce à cette solution complète de vérification de mémoires DRAM dont le débit de vérification est jusqu’à 10 fois plus élevé, les concepteurs peuvent vérifier des designs avancés comptant plusieurs interfaces DDR de l’IP jusqu’au niveau SoC.

La conception de systèmes sur puce s’appuie actuellement sur des technologies mémoire avancées telles que LPDDR5x, DDR5, HBM3 ou GDDR6, qui nécessitent d’une part, une vérification rigoureuse aux niveaux PHY et IP afin de garantir la conformité à la norme JEDEC et, d’autre part, une vérification au niveau SoC pour respecter les définitions de performances système propres à l’application et répondre aux exigences de cohérence de cache et des données.

La nouvelle solution de vérification des mémoires DRAM de Cadence permet d’exécuter la vérification au niveau IP grâce aux modèles de mémoire et aux IP de vérification (VIP) PHY de Cadence® en bénéficiant d’un chemin direct et transparent vers la vérification au niveau du système sur puce avec la solution System VIP de Cadence. Composée d’un analyseur de performances système (System Performance Analyzer), de bibliothèques de trafic au niveau système (System Traffic Libraries) et d’un « tableau de scores » (System Scoreboard) avec intégrations et contenus inclus pour les interfaces DRAM, cette solution permet de vérifier de façon rapide et efficace les systèmes sur puce et les sous-systèmes mémoire dans les environnements de simulation et d’émulation.

Cette nouvelle solution comprend par ailleurs la technologie Cadence TripleCheck™, qui fournit aux utilisateurs un plan de vérification lié à une spécification (JEDEC, DFI et PHY), des modèles de couverture complets et un ensemble de tests qui garantissent la conformité à la spécification de l’interface.

https://www.cadence.com/

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