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Cadence Design Systems, Inc. (NASDAQ : CDNS), leader mondial de l’innovation en conception électronique, annonce que Renesas Technology Corp., un des principaux fournisseurs de solutions de systèmes de semi-conducteurs au monde, a intégré la technologie d’analyse statistique du timing statique (statistical static timing analysis, SSTA) de la plateforme numérique de conception des circuits intégrés Encounter® de Cadence® dans son flot de conception nouvelle génération. Cette analyse statistique avancée du timing et cette technologie d’optimisation - qui font partie intégrante de la solution de Timing Encounter et de la solution RTL-à-GDSII SoC Encounter™ de Cadence - permettent à Renesas de traiter les effets de la variabilité du procédé pour ses conceptions numériques de pointe 45 nanomètres. Les bénéfices comprennent une réduction du risque silicium, une solidité et une convergence de conceptions accrues, une meilleure qualité du silicium (QoS), et un cycle de clôture de procédé (sign-off) plus fluide et plus court.

Les variations de la fabrication engendrent des modifications des composants et des interconnections provoquant des écarts au niveau du comportement électrique. Le contrôle de procédés 65 nanomètres et en deçà, est difficile. C’est pour cela que la conception conforme aux normes de clôture de procédé traditionnelles peut être défaillante sur le silicium en raison des variations du procédé. La technologie SSTA de Cadence permet d’éviter ces défaillances technologiques catastrophiques. L’analyse traditionnelle du timing décrit ces variations en introduisant une marge pessimiste et des analyses pire cas pour façonner des ensembles de paramètres décrivant les variations de procédé. Le système de timing GXL Encounter complète les méthodes traditionnelles fondées sur pire cas avec une technologie SSTA puissante et précise pouvant prendre en compte en une seule exécution la variabilité des paramètres du procédé.

Web : http://www.cadence.com