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Mentor Graphics Corporation annonce le tapeout d’une puce de test en 20 nm en collaboration avec STMicroelectronics, créant ainsi une étape importante dans le développement d’une solution design-to-silicon Mentor® complète pour la nouvelle génération de technologies nanométriques. Cette puce a été implémentée avec le système de placement-routage Olympus-SoC™ et vérifiée sur la plate-forme Calibre® nmDRC, solution de vérification et de double impression utilisée par les équipes R&D de STMicroelectronics. Ensemble, les produits Olympus-SoC, Calibre et Tessent® fournissent un flot complet pour le développement de CI en 20 nm.

« Le système de placement-routage Olympus-SoC s’est avéré fiable sur de nombreux tapeouts, à divers niveaux de nœud et dans différentes applications », explique Pravin Madhani, directeur général du groupe Place and Route de Mentor. « La gravure en 20 nm implique des exigences uniques comme la double impression. Notre collaboration avec STMicroelectronics en tant que client pilote et partenaire stratégique dans le cadre du programme DeCADE nous a permis de faire des progrès rapides dans le développement de solutions d’implémentation destinées aux designs en 20 nm. »

Le système de placement-routage Olympus-SoC est une solution complète, de la création de la netliste au format GDSII. Elle utilise l’optimisation MCMM (multi-corner multi-mode) simultanée brevetée, un modèle de données haute capacité, des capacités avancées de faible consommation et s’intègre à la plate-forme Calibre pour une finalisation plus rapide du CI est vue de sa fabrication. L’architecture OpenRouter du produit Olympus-SoC permet d’appeler en natif les moteurs Calibre pendant la conception et utilise les plates-formes de signoff des fondeurs pour garantir que le layout obtenu est décomposable pour l’impression multiple, en plus d’être « DRC/LVS/DFM clean ».

« La complexité et la variabilité accrues des procédés, les limites lithographiques, la taille importante des designs et les exigences en matière de faible consommation viennent s’ajouter aux défis de conception de CI en 20 nm », conclut Philippe Magarshack, vice-président du groupe Technology Research and Development de STMicroelectronics. « L’alliance ISDA et le programme commun de développement DeCADE nous permettent de travailler en étroite collaboration avec Mentor Graphics sur divers aspects de la conception en 20 nm. Nous sommes ravis que la plate-forme-forme intégrée Olympus-SoC ait pu fournir une solution de placement-routage avec des résultats de qualité, comme nous l’avons récemment démontré sur le tapeout d’une puce test 20 nm. Il s’agit d’une étape importante sur notre route vers le 20 nm. »

http://www.mentor.com/