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Cadence collabore avec TSMC sur une infrastructure de conception

Publication: Juin 2012

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Les circuits intégrés 3D exigent un co-développement, une analyse et une vérification des puces et des substrats de silicium hétérogènes...
 

Issues de multiples disciplines et domaines de production, les équipes TSMC et Cadence ont travaillé ensemble pour créer et intégrer les caractéristiques permettant la prise en charge de ce nouveau type de conception, avec comme point culminant la sortie de la puce de test du premier Chip-on-Wafer-on-Substrate (CoWoS) hétérogène de TSMC.

La technologie de circuits intégrés 3D de Cadence permet le co-développement de puces multiples entre des environnements numériques, custom et de packaging incorporant des « TSV » (through-silicon vias) tant sur les puces que sur les substrats de silicium, et prend en charge l’alignement des micro-bump, le placement, le routage et la conception en vue des tests. Elle inclut les IP de conception de circuits intégrés 3D essentielles, comme le contrôleur ES étendu et la couche physique PHY pour la prise en charge de mémoires ES étendues. Des modules de test ont été créés à l’aide du flot Cadence Encounter RTL-to-GDSII, du flot Virtuoso custom/analogique, et des solutions Allegro.

La technologie de circuits intégrés 3D Cadence permet de concevoir des dispositifs qui seront incorporés dans le procédé Chip-on-Wafer-on-Substrate (CoWoS) récemment présenté par TSMC. CoWoS est une technologie intégrée qui associe plusieurs puces dans un seul dispositif afin de réduire la consommation, améliorer les performances du système et réduire l’encombrement.

http://www.cadence.com

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