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Une approche radicalement nouvelle qui donne une visibilité tout au long du processus de conception, de la sélection d’IP jusqu’à l’implémentation et le départ en fabrication.

Cadence Design Systems, Inc. (NASDAQ : CDNS), leader de l’innovation pour la conception électronique, dévoile une solution radicalement nouvelle qui donne aux ingénieurs de conception et d’implémentation une très grande visibilité et une meilleure prévision sur les performances de la puce, en terme de surface, consommation, coût et date de mise sur le marché et ce pendant toutes les étapes de conception : de la définition du système et la sélection d’IP jusqu’à l’implémentation finale et le signoff. Cette approche unique et automatisée de la conception de semi-conducteurs a été obtenue grâce à l’intégration des technologies de « Cadence® InCyte Chip Estimator » et de « Cadence Encounter® Digital Implementation (EDI) System ». La combinaison de ces technologies améliore la prévision des paramètres clés depuis la spécification jusqu’à l’implémentation tout en réduisant le risque global du projet.

Les décisions prises durant les phases d’élaboration de l’architecture déterminent fortement les caractéristiques du circuit : surface, consommation, performance et coûts. C’est au cours de ces étapes, en amont, bien avant l’implémentation et la validation finale, que les équipes de conception gagnent le plus à examiner et quantifier une grande variété d’options architecturales et d’IP. Néanmoins, traditionnellement, les concepteurs sont forcés d’utiliser une approche isolée et manuelle pour estimer l’impact des choix architecturaux sans pouvoir bénéficier de la flexibilité, de l’automatisation, de la précision des analyses, autorisés par des liens étroits avec les outils d’implémentation. Cette nouvelle solution Cadence élimine les aléas induits par des hypothèses plus qu’approximatives sur lesquelles sont traditionnellement basées les études préliminaires. Elle fournit une nouvelle approche globale, basée sur des données concrètes, de sélection optimisée des IP et de leur intégration durant les phases de conception architecturale, d’implémentation et de validation finale (signoff).

Grâce à cette nouvelle solution, les concepteurs peuvent rapidement estimer de façon précise la taille de la puce, sa dissipation et son coût. Elle permet de faire des analyses en temps réel orchestrant les nombreux paramètres liés au choix des IP et à la technologie utilisée pour la fabrication. Ainsi l’utilisateur peut-il faire le meilleur compromis architectural lors de ses études de faisabilité. C’est un pas important dans l’approche multi-vendeurs d’IP de Cadence qui est basée sur l’ouverture. Cette solution tire profit du vaste portail d’IP disponible sur chipestimate.com où plus de 200 fournisseurs d’IP et fonderies mettent à disposition un large éventail de données.

Une fois l’étude de faisabilité terminée et les grandes lignes architecturales décidées, les équipes peuvent dynamiquement progresser vers la conception à proprement parlé en utilisant le fruit de cette étude comme base de départ. Cette approche permet une rapide convergence vers le produit fini. La plateforme de conception digitale de Cadence (EDI system) est alors utilisée pour finaliser le produit et fournir des données précises au fur et à mesure de l’avancée des blocs puis de la puce complète.

Ces informations permettent une mise à jour du système avec des données réelles issues de la conception. Les estimations de surface de la puce, puissance dissipée, performance et coût de peuvent alors être affinées en toute transparence. Pendant que la plateforme EDI système optimise la surface, le rendement ou la puissance dissipée de la puce, les utilisateurs de cette nouvelle solution peuvent immédiatement quantifier les bénéfices en termes de coût du produit fini que constituent la puce et son boitier.

http://www.cadence.com