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Cadence Design Systems, annonce la première IP d’interface mémoire LPDDR5X optimisée pour fonctionner au débit de 8 533 Mbits/s, soit une hausse de 33 % par rapport aux IP LPDDR de génération précédente. Immédiatement disponible dans le cadre d’engagements clients, l’IP LPDDR5X de Cadence® s’appuie sur une nouvelle architecture de haute performance à la fois évolutive et adaptable, dérivée des blocs IP LPDDR5 et GDDR6 éprouvés et couronnés de succès que commercialise la Société. La nouvelle IP mémoire LPDDR5X de Cadence se compose d’un bloc PHY et d’un contrôleur de haute performance éprouvés sur silicium et conçus pour se connecter aux mémoires DRAM LPDDR5X conformes à la norme JEDEC JESD209-5B. L’interface entre le contrôleur et le bloc PHY repose sur la spécification DFI 5.1 la plus récente ; plusieurs bus embarqués sont pris en charge.

La mémoire LPDDR5X ouvre la voie à un large éventail d’applications large bande, au-delà du marché des communications mobiles traditionnellement desservi par la mémoire LPDDR, à savoir les systèmes avancés d’aide à la conduite (ADAS), la conduite autonome, l’intelligence artificielle embarquée (edge AI) et les réseaux. L’IP LPDDR5X de Cadence est conçue pour doter les systèmes sur puce (SoC) de nouvelle génération destinés à ces applications d’options flexibles pour la conception du « floorplan », tandis que la nouvelle architecture autorise un réglage affiné de la consommation et des performances en fonction des exigences de chaque application.

L’IP de Cadence prend en charge les débits de données les plus élevés définis par la norme JEDEC (JESD209-5B). Le contrôleur et le bloc PHY de l’IP LPDDR5X de Cadence ont été vérifiés avec l’outil IP de vérification (VIP) de Cadence pour la technologie mémoire LPDDR5X afin d’accélérer la clôture de la vérification de l’IP et des systèmes sur puce. L’outil VIP de Cadence pour la mémoire LPDDR5X comprend une solution complète, de l’IP à la vérification au niveau système avec le VIP DFI, le modèle de mémoire LPDDR5X et l’analyseur de performance système.

« L’IP LPDDR5X de Cadence fonctionnant à 8 533 Mbits/s sur silicium bénéficie de l’architecture de nouvelle génération proposée par Cadence pour des solutions IP mémoire complètes », a déclaré Sanjive Agarwala, corporate vice-president et directeur général du groupe IP de Cadence. « Cette nouvelle IP mémoire de pointe conforte notre leadership sur le marché des blocs IP d’interface mémoire en contribuant dès aujourd’hui à la conception des futurs systèmes sur puce pour applications d’IA, d’électronique automobile et de communications mobiles. »

L’IP LPDDR5X s’inscrit dans le cadre de la stratégie Intelligent System Design™, dont la vocation est d’aider les clients de Cadence à atteindre l’excellence en matière de conception de systèmes sur puce grâce à des technologies performantes optimisées au niveau de la conception.

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