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Cadence annonce le tape-out de son bloc de propriété intellectuelle SerDes 112G

Publication: 17 mai

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L’architecture à base de DSP du sérialiseur-désérialiseur (SerDes) PAM-4 multi-débits assure une portée et des valeurs de puissance, performances et surface (PPA) nécessaire aux circuits intégrés sur silicium...
 

Cadence Design Systems, annonce ce jour le tape-out du bloc de propriété intellectuelle (IP) SerDes 112G longue portée dans la technologie de fabrication basse consommation en Samsung 7 nm (7LPP – 7nm Low Power Plus) de Samsung Foundry. Cette IP utilise la technologie PAM-4 (4 niveaux de modulation en amplitude d’impulsions) pour assurer les plus hauts débits de transmission de données aux applications de datacentres et réseau, ce qui permet de réaliser des réseaux 100G, 400G et 800G de hautes performances à un coût optimisé.

http://www.cadence.com/

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