Electronique Mag - Le journal de l'électronique.

Cadence Design Systems, Inc. (NASDAQ : CDNS), leader mondial de l’innovation en conception électronique, annonce l’extension de sa plateforme de vérification formelle JasperGold® avec l’introduction de JasperGold Superlint et Clock Domain Crossing (CDC), deux applications de vérification formelle avancée qui répondent aux exigences du signoff RTL (Register-Level Transfer). Ces deux applications mettent la puissance de la technologie de vérification formelle JasperGold au service des concepteurs RTL, améliorant la qualité de conception des IP tout en réduisant de 80% les modifications RTL tardives et en raccourcissant les délais de développement d’IP jusqu’à quatre semaines par rapport aux solutions de vérification existantes.

À l’heure où les projets de conception deviennent chaque jour plus imposants et complexes, il est de plus en plus nécessaire de développer des IP robustes pouvant être réutilisées dans plusieurs systèmes sur puce en vue d’améliorer la productivité des concepteurs. Les tests de signoff qui étaient jusqu’à présent effectués au stade Netlist de la mise en œuvre doivent désormais être exécutés au niveau de la conception RTL. Les outils traditionnels de CDC (Clock Domain Crossing) et de « lint statique » ne permettent pas de garantir avec efficacité que le code RTL est de qualité optimale.

Désormais, avec le lancement des toutes dernières technologies de signoff RTL formelles offertes par la plateforme JasperGold, les concepteurs peuvent utiliser des contrôles fonctionnels plus riches et des outils de débogage intelligents reposant sur une technologie formelle pour réduire le nombre de fausses violations qui représente actuellement l’un des défis les plus pressants en matière de signoff RTL. Entièrement intégrées au puissant environnement de débogage JasperGold Visualize™, les applications JasperGold Superlint et CDC utilisent une intelligence formelle éprouvée pour augmenter l’efficacité de débogage des conceptions RTL. De plus, ces deux applications intègrent les fonctionnalités formelles déjà développées par Cadence pour améliorer le traitement des dérogations ( waivers ). Les concepteurs peuvent ainsi valider leur projet avec un code RTL robuste, réutilisable et sans problème de synchronisation (CDC-clean) au cours de la phase de vérification et d’implémentation, ce qui raccourcit le délai total de mise sur le marché et améliore de manière significative la qualité de la conception.

« Face aux pressions sans cesse croissantes exercées sur le calendrier des projets et la qualité des blocs IP, l’efficacité du signoff RTL représente un élément important du processus de développement », a déclaré Anirudh Devgan, senior vice-president et directeur général des groupes Digital & Signoff et System & Verification de Cadence. « En s’appuyant sur sa plateforme JasperGold éprouvée, Cadence met sa technologie formelle leader sur le marché au service du signoff RTL, permettant ainsi aux concepteurs logiques de développer un code IP plus robuste et réutilisable dans un délai nettement plus bref. »

Dans la nouvelle application Superlint, Cadence a réuni les fonctionnalités traditionnelles de qualité du code (« linting ») et de vérification formelle RTL, extrayant automatiquement du code RTL le jeu de tests fonctionnels le plus complet. De même, l’application CDC offre un flot d’injection de métastabilité pour une vérification rigoureuse du CDC, soit dans l’environnement formel Cadence® JasperGold, soit dans l’environnement Xcelium ™ Parallel Simulator, avec à la clé un signoff plus complet.

Les utilisateurs en parlent

« ARM utilise l’application JasperGold Superlint depuis plus d’un an, ce qui nous a permis d’améliorer le signoff RTL et de raccourcir nos délais de mise sur le marché. Grâce à la possibilité de localiser des bugs plusieurs semaines plus tôt au cours du processus de conception, nous avons réduit les modifications RTL tardives, permettant ainsi à l’équipe de gagner du temps au moment d’aborder la phase de vérification fonctionnelle », Hobson Bullman, vice president et general manager du groupe Technology Services, ARM.

« Grâce à l’application JasperGold CDC, nous avons pu identifier plus tôt des problèmes fonctionnels et structurels au niveau CDC pendant la phase de signoff RTL. L’élimination de ces bogues en amont du processus a permis d’augmenter la qualité de nos designs et d’économiser de deux à quatre semaines sur le temps de conception et de vérification pour chacune de nos IP », David Vincenzoni, design manager, STMicroelectronics.

Les nouvelles applications de signoff RTL JasperGold Superlint et CDC étendent la capacité d’innovation de la Cadence Verification Suite. Ces nouvelles applis s’inscrivent dans le cadre de la stratégie étendue SDE (System Design Enablement) mise en œuvre par la Société pour permettre aux fabricants de systèmes et de semiconducteurs de créer des produits finis complets et différenciés avec une plus grande efficacité. La suite d’outils de vérification de Cadence comprend des moteurs centraux, ainsi que des technologies et des solutions de vérification qui augmentent la vitesse de conception et la qualité des designs, répondant ainsi aux exigences de vérification d’un large éventail d’applications et de segments industriels.

http://www.cadence.com/