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Cadence Design Systems, Inc, leader mondial de l’innovation en conception électronique, présente aujourd’hui la dernière version du flot Cadence® Encounter® RTL vers GDSII dédié aux puces de haute performance, et de très grande échelle, y compris celles développées dans les toutes dernières technologies en 20 nanomètres.

Développé en étroite collaboration avec des partenaires et clients renommés dans le domaine de l’IP et des semiconducteurs, le nouveau flot de conception, d’implémentation et de signoff RTL vers GDSII permet un développement plus efficace des systèmes sur puce SoC,satisfaisant et même dépassant les demandes en terme de gain de puissance, de performance et de superficie, requises par le marché actuel. Le nouveau flot RTL vers GDSII repose sur les succès bien établis de Cadence ; il conforte son avance technologique dans la conception des SoC les plus avancés au monde, en termes de haute performance, faibles consommation et surface.

La nouvelle méthodologie Encounter 20 nanomètres offre une conception à double motif, « correcte par construction », et validée sur silicium. Elle couvre l’ensemble du flot, du floorplanning à la vérification physique finale, en passant par le placement, le routage et les validations temporelle et de puissance dissipée. Cette approche optimise la superficie des circuits 20 nanomètres à double motif et facilite les révisions d’ordre de modification technique (ECO, Engineering Change Order). La solution Cadence PVS (Physical Verification System) a été améliorée afin de permettre une vérification des règles 20nm, qualifiées par les fonderies, en cours et en fin de conception, ceci afin d’assurer l’exactitude des règles de dessin DRC et des couleurs pour les doubles motifs.

La dernière version du flot Encounter RTL vers GDSII comprend également le nouveau moteur GigaOpt, qui intègre une technologie-clé de synthèse physique avec optimisation physique, permettant un bouclage des aspects temporels plus rapide et des résultats mieux corrélés. Il s’agit d’un moteur d’optimisation hautement évolutif, pouvant traiter les circuits contenant les tout derniers processeurs haute performance. De plus, la nouvelle technologie CCOpt unit la synthèse d’arbre d’horloge et l’optimisation physique, produisant jusqu’à 10% d’amélioration en performance et jusqu’à 30% de réduction en puissance dissipée et en surface de l’arbre d’horloge.

Un autre élément-clé de cette version est la technologie GigaFlex™, une nouvelle fonctionnalité qui élargit considérablement les capacités à traiter des circuits de 100 millions d’instances, voire plus. Les concepteurs peuvent dorénavant réaliser des prototypes de puce complète en seulement 10 pour cent du temps qui leur était auparavant nécessaire, ouvrant la possibilité de détecter d’éventuels problèmes à temps afin de produire plus rapidement le plan de masse optimal du circuit.

http://www.cadence.com/eu