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Cadence Design Systems, annonce ce jour la solution Tempus Power Integrity Solution, premier outil complet d’analyse de l’intégrité des signaux, d’analyse temporelle statique (STA) et d’analyse de l’intégrité de puissance. Cette nouvelle solution, qui permet aux concepteurs de créer des projets fiables en géométries de 7 nm et moins, est l’aboutissement de l’intégration de Tempus Timing Signoff Solution (un outil très largement utilisé) et Voltus IC Power Integrity de Cadence. Grâce à ce nouvel outil, les clients peuvent réduire considérablement les marges liées aux chutes de tension sur les grilles d’alimentation (IR Drop) sans pénaliser la qualité de validation, réduisant ainsi taille de circuit et consommation.

Lors des premières utilisations, Tempus Power Integrity Solution a correctement identifié des erreurs liées aux chutes de tension sur les grilles d’alimentation, évitant des défaillances au niveau du silicium en amont du tape-out et améliorant jusqu’à 10 % la fréquence maximale du circuit fabriqué.

Le nouvel outil Tempus Power Integrity Solution combine les algorithmes de Tempus Timing Signoff Solution et de Voltus IC Power Integrity Solution, ce qui permet à l’utilisateur de valider l’impact sur les performances des chutes de tension sur les grilles d’alimentation tout en réduisant l’effort nécessaire pour parvenir aux caractéristiques attendues.

 Utilisation de marges réduites pour modéliser les chutes de tension sur les grilles d’alimentation : Une génération automatique de l’activité et un calcul direct de l’impact des chutes de tension permettent de réduire les marges de sécurité, réduisant ainsi consommation et taille de circuit.

 Couverture de validation complète : Des vecteurs sont automatiquement générés de manière à assurer une couverture complète tout en explorant les scenarios possibles de défaillance sur les chemins particulièrement sensibles aux chutes de tension sur les grilles d’alimentation.

 Un algorithme propriétaire sans vecteur pour identifier les chemins sensibles aux chutes de tension sur les grilles d’alimentation : Une analyse de sensitivité couplée avec des algorithmes propriétaires développés à partir de techniques de « Machine learning » permettent d’identifier les chemins les plus susceptibles d’tre impactés par les chutes de tension sur les grilles d’alimentation. Les méthodes utilisées dans Tempus Power Integrity Solution assurent un niveau de couverture élevé sans recourir à des vecteurs d’activité.

 Identifier et fixer les défaillances liées aux chutes de tension sur les grilles d’alimentation : La visibilité accrue autour des scenarios à risque permet aux utilisateurs d’identifier les problèmes beaucoup plus tôt au cours du cycle de développement et de les fixer de manière automatique.

« L’analyse des chutes de tension sur les grilles d’3alimentation est une technologie clé qui devient critique pour les circuits rapides d’aujourd’hui qui utilisent des niveaux de métal bas de plus en plus résistifs, » selon Marlin Frederick, Jr., Fellow, Physical Design Group chez Arm. « Notre évaluation de Tempus Power Integrity Solution a démontré que l’approche intégrée de Cadence apporte une couverture meilleure que les méthodologies basées sur des vecteurs et ceci en un temps de traitement satisfaisant. »

« Notre effort constant pour créer des approches intégrées dans notre solution complète de conception RTL-to-GDS a rendu possible de nouvelles fonctionnalités qui aident les utilisateurs à améliorer le développement des circuits intégrés, et ce d’une manière sans précèdent dans l’industrie, » Dr. Chin-Chi Teng, senior vice president et general manager du groupe Digital & Signoff chez Cadence. « Tempus Power Integrity Solution permet de résoudre le problème causé par les influences mutuelles des chutes de tension sur les grilles d’alimentation sur l’aspect temporel et vice versa. De plus, le couplage de nos moteurs d’analyse a rendu la solution rapide et facile à utiliser. »

Tempus Power Integrity Solution fait partie du flot Cadence de conception digitale et de validation, qui apporte aux utilisateurs une réduction des temps de développement et une prédictibilité accrue. Ce nouvel outil supporte la stratégie « Intelligent System Design » de la société, permettant ainsi d’exceller dans la conception de circuit sur les nœuds technologiques avancés.

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